FAULT INJECTION IN DYNAMIC PARTIAL RECONFIGURATION DESIGN BASED ON ESSENTIAL BITS

Özet

SEU or soft error is an unintended change to the state of a configuration memory bit caused by ionizing radiation which causes unacceptable changes in the design behavior. In this paper, a fault injection and mitigation system, based on Xilinx essential bits technology, for partial and non-partial reconfiguration sections of kintex-7 xc7k325t FPGA using Xilinx SEM IP core and the dual use of ICAP primitive is described. Dynamic Partial Reconfiguration Design (DPRD) or the Design Under Test (DUT) is implemented on FPGA. A MATLAB program is used to inject errors into configuration memory during runtime by controlling SEM IP core, which implemented into FPGA, via UART interface between PC running MATLAB and FPGA board. This system reduces the time required to inject errors into FPGA configuration memory by injecting errors into the essential bits of configuration memory. In addition, the system describes the dual use of ICAP primitive to perform both partial reconfiguration and soft error mitigation processes. Results show the dual use ICAP primitive is performed successfully, and the time needed to perform soft error injection and mitigation process using essential bits is reduced by 96% comparing with the traditional methods.

Abstract

SEU veya yumuşak hata, tasarım davranışında kabul edilemez değişikliklere neden olan iyonlaştırıcı radyasyonun neden olduğu bir konfigürasyon belleği bitinin durumuna yönelik istenmeyen bir değişikliktir. Bu yazıda, Xilinx SEM IP çekirdeği ve ICAP primitifinin ikili kullanımı kullanılarak kintex-7 xc7k325t FPGA'nın kısmi ve kısmi olmayan yeniden yapılandırma bölümleri için Xilinx temel bit teknolojisine dayanan bir hata enjeksiyon ve hafifletme sistemi tarif edilmiştir. FPGA üzerinde Dinamik Kısmi Yeniden Yapılandırma Tasarımı (DPRD) veya Tasarım Altında Test (DUT) uygulanmaktadır. Bir MATLAB programı, MATLAB ve FPGA kartını çalıştıran PC arasında UART arayüzü aracılığıyla FPGA'ya uygulanan SEM IP çekirdeğini kontrol ederek, çalışma sırasında hataları yapılandırma belleğine enjekte etmek için kullanılır. Bu sistem, hataları, yapılandırma belleğinin temel bitlerine enjekte ederek FPGA yapılandırma belleğine enjekte etmek için gereken süreyi azaltır. Ayrıca, sistem hem kısmi yeniden yapılandırma hem de yumuşak hata azaltma işlemlerini gerçekleştirmek için ICAP ilkelinin ikili kullanımını açıklar. Sonuçlar, çift kullanımlı ICAP primitifinin başarılı bir şekilde gerçekleştirildiğini ve esansiyel bitleri kullanarak yumuşak hata enjeksiyonu ve hafifletme işleminin gerçekleştirilmesi için gereken sürenin, geleneksel yöntemlere kıyasla% 96 oranında azaldığını göstermektedir.